隨著數據量的爆炸式成長，以及人工智慧、機器學習等應用的快速發展，儲存系統面臨著前所未有的性能壓力。作為核心互聯標準的 PCIe（Peripheral Component Interconnect Express），始終是連接 CPU 與 SSD 等高性能週邊設備的關鍵介面。
從 Gen3 → Gen4 → Gen5，每一代 PCIe 標準都將頻寬翻倍，推動 SSD 實現質的飛躍。如今，PCIe Gen6 的登場，讓頻寬再度飆升至新高峰，並同時帶來了重大技術變革與驗證挑戰。
Gen6 的頻寬革命：256 GB/s 雙向吞吐
PCIe Gen6 單通道速率達 64 GT/s，以 x4 通道計算，理論雙向頻寬可達 256 GB/s。這樣的速度對未來數年的高效能儲存需求來說，無疑是一項重大突破。然而，這場頻寬革命並不僅是「提升時脈」這麼簡單。它背後包含了兩項核心技術創新：
- PAM4（Pulse Amplitude Modulation 4-level）
- FLIT（Flow Control Unit）編碼
這些新技術將顯著影響 SSD 的設計與驗證流程。
一、PAM4 調變技術：頻寬翻倍的祕密武器
傳統 PCIe（Gen1 至 Gen5）採用 NRZ（Non-Return-to-Zero） 調變，每個時鐘週期傳輸 1 個 bit。Gen6 引入的 PAM4，則每個週期傳輸 2 bit，實現不增加時脈的情況下頻寬翻倍。
PAM4 的四層電壓表示：
- 00、01、10、11 → 四種電壓階層
- 在相同 32GHz 符號率下，實現 64 GT/s 位元速率
優勢：
- 頻譜效率提升，傳輸資料更高效
挑戰：
- 訊號完整性更嚴苛：電壓層級差距縮小，抗雜訊能力降低，BER 容易升高
- 接收端設計更複雜：需要高精度 ADC 與 DSP 進行解碼與誤差補償
- 測試難度大幅上升：傳統眼圖（Eye Diagram）不再適用，需要專用 PAM4 測試設備與演算法
二、FLIT 編碼：為高速傳輸建構穩定架構
PCIe Gen5 使用的 128b/130b 編碼，在效率與錯誤處理上已略顯吃力。Gen6 改採 FLIT 架構，進一步提升資料傳輸效率與可靠性。
FLIT 核心特徵：
- 固定長度封包：每個 FLIT 封包大小為 256 Bytes
- 整合多重保護機制：包含資料本體、CRC 校驗碼、FEC 前向錯誤更正碼
FLIT 的三大優勢：
- 提升傳輸效率：封包處理簡化，有效負載比例提升
- 加強數據可靠性：FEC 能即時糾錯，減少重傳，降低延遲
- 簡化流控設計：固定長度封包使發送與接收端的 buffer 管理更有彈性與效率
二、對 SSD 設計的影響：Gen6 如何改變控制器與 NAND Flash 的協同機制
PCIe Gen6 所帶來的超高頻寬與新技術，對 SSD 內部架構產生了深遠的影響。為了有效發揮其潛力，SSD 設計者必須對 控制器、NAND Flash 接口與韌體系統 進行全面升級與優化。
2.1 SSD 控制器的進化：更強處理力與錯誤控制能力
Gen6 所提供的 64 GT/s 資料流，對 SSD 控制器提出了前所未有的挑戰：
- 更高速的數據處理引擎
控制器必須擁有強大的解調、解碼能力，能即時處理來自 PCIe Gen6 PAM4 訊號，並將其轉為 NAND Flash 可識別的格式。這涉及更大的暫存區、更快的資料通路與更強的處理核心。 - 支援雙層錯誤更正（ECC + FEC）
除了處理 NAND Flash 所需的 ECC（如 LDPC），控制器還需配合 PCIe Gen6 的 FEC 機制協同運作。這意味著控制器需整合更高階的錯誤檢測邏輯，可能導入強化的 DSP 架構或專屬硬體加速器。 - 數據路徑與內部總線優化
為避免內部資料成為瓶頸，控制器需提升內部匯流排效能，增加 NAND 通道數量、提升 I/O 頻率，甚至改用更高效的 NoC（Network-on-Chip）架構。 - 電源管理升級
高效能處理對功耗與散熱也提出挑戰。Gen6 SSD 控制器必須在效能與能耗之間取得最佳平衡，確保裝置在高負載下仍能穩定運行。
2.2 NAND Flash 介面與管理：迎戰高速與高密度
儘管 PCIe Gen6 為主機端介面，其高速頻寬仍對 NAND Flash 接口設計帶來間接壓力：
- 介面速度升級（ONFI / Toggle DDR）
為追上 Gen6 傳輸速度，NAND Flash 介面必須進一步提速，減少控制器等待時間，提高資料寫入/讀取效率。 - 支援高密度 NAND（QLC / PLC）
隨著單顆 NAND 顆粒容量持續擴增，Gen6 高頻寬能幫助控制器以更細緻的平行操作策略，充分利用 QLC/PLC 的儲存潛能。 - 更智慧的磨損均衡與垃圾回收演算法
在高寫入壓力下，韌體需精準掌握 NAND 使用情況。控制器需整合能動態預測與即時調整的 GC/WL 機制，維持低寫入放大與穩定效能。
2.3 韌體優化：實現 Gen6 潛能的關鍵
在 Gen6 架構中，韌體不再只是支援角色，更是整體效能能否充分釋放的關鍵因素：
- FLIT 與 FEC 協同處理能力
韌體需能正確識別 FLIT 封包中的資訊，並能與 FEC 機制協作，在接收錯誤位元時觸發錯誤回報或啟動補救措施。 - 流量控制更精細
在主機與 NAND 間高速搬運數據時，韌體需控管 buffer 使用與資料通道負載，確保資料不被阻塞、不產生流控瓶頸。 - 系統延遲優化
韌體流程需盡量簡化、去除不必要的中斷與重複流程，確保低延遲回應，對於高性能應用尤為重要。
三、驗證架構的演進：如何調整現有的驗證流程以適應 Gen6 的挑戰
PCIe Gen6 帶來的技術革新，要求 SSD 驗證從根本上調整其架構和方法論。傳統基於 Gen3/Gen4 的驗證流程，在面對 Gen6 的高頻寬、PAM4 調變和 FLIT 編碼時，將顯得力不從心。驗證團隊必須從系統層面重新思考，如何構建一個能夠高效、精準地驗證 Gen6 SSD 的新架構。
3.1 從功能驗證到訊號完整性與錯誤恢復的雙重聚焦
在過去的 PCIe 世代中，SSD 驗證的重點主要集中在功能正確性（如 NVMe Command 的執行、數據讀寫的正確性）、性能表現和基本相容性。雖然訊號完整性一直很重要，但其複雜度和對驗證流程的影響程度遠不及 Gen6。進入 Gen6 時代，驗證的重心必須轉變為「功能正確性」與「訊號完整性及錯誤恢復能力」的雙重聚焦。
1. 訊號完整性（Signal Integrity, SI）成為核心驗證環節：
- 挑戰：PAM4 訊號對雜訊和衰減極為敏感，任何微小的 SI 問題都可能導致高位元錯誤率。這意味著驗證不再僅僅是確認數據是否正確，還要深入分析數據傳輸的物理層品質。
- 驗證重點：需要在設計階段就引入更嚴格的 SI 模擬和分析。在實際驗證中，需使用專業的示波器、向量網路分析儀（VNA）等設備，對 PCIe 通道的眼圖、抖動、回波損耗、插入損耗等參數進行精確測量和分析。這要求驗證工程師具備更深入的物理層知識。
- 應對策略：建立專門的 SI 驗證實驗室，配備高階測試設備。將 SI 測試納入早期設計驗證（EVT/DVT）階段，並與硬體設計團隊緊密協作，共同解決 SI 問題。
2. 前向糾錯（FEC）與錯誤恢復機制驗證：
- 挑戰：Gen6 引入的 FEC 機制雖然能降低重傳率，但也意味著在傳輸過程中會發生一定程度的位元錯誤。驗證的重點不再是「零錯誤」，而是「錯誤是否能被有效糾正和恢復」。
- 驗證重點：需要設計專門的測試用例，模擬在不同程度的訊號劣化下，FEC 機制能否正常工作，以及 SSD 控制器能否正確處理 FEC 報告的錯誤。同時，還要驗證在發生不可糾正錯誤時，SSD 的錯誤恢復機制（如數據重傳、錯誤日誌記錄、降級處理）是否穩健。
- 應對策略：開發能夠注入受控錯誤的測試工具，或利用可編程的 PCIe 協定分析儀來模擬訊號劣化。監控 SSD 內部錯誤計數器和日誌，確保 FEC 和錯誤恢復機制按預期工作。
3.2 驗證流程的自動化與智能化升級
PCIe Gen6 的複雜性使得手動驗證變得幾乎不可能。為了應對龐大的測試量和高頻率的設計迭代，驗證流程必須進一步自動化和智能化。
1. 更全面的自動化測試框架：
- 需求：需要一個能夠整合物理層測試、協定層測試、功能測試和性能測試的統一自動化框架。這個框架應該能夠自動配置測試環境、執行測試用例、收集數據、分析結果並生成報告。
- 實踐：擴展現有的自動化測試平台，使其能夠支持 Gen6 特有的測試項。例如，將示波器和協定分析儀的控制接口整合到自動化腳本中，實現自動化的 SI 測量和協定分析。
2. 大數據分析與機器學習應用：
- 需求：Gen6 測試會產生海量的數據（如眼圖數據、抖動數據、錯誤日誌、性能曲線）。傳統的人工分析方式難以從中發現潛在問題和趨勢。
- 實踐：引入大數據分析工具，對測試數據進行實時處理和可視化。利用機器學習演算法，自動識別異常模式、預測潛在故障，甚至優化測試用例的生成。例如，可以訓練模型來識別導致 SI 問題的特定訊號模式。
3. 數位孿生（Digital Twin）與虛擬驗證：
- 需求：在物理原型製造出來之前，能夠在虛擬環境中進行大量的驗證，以縮短開發週期和降低成本。
- 實踐：建立 SSD 和 PCIe 通道的數位孿生模型，在模擬環境中進行功能、性能和 SI 驗證。這包括使用 EDA 工具進行電路模擬、訊號模擬和協同模擬，以及利用虛擬化技術模擬 PCIe 主機環境。
3.3 跨領域協作與知識共享
PCIe Gen6 的挑戰是系統性的，單一領域的工程師難以獨立解決所有問題。這要求驗證團隊與設計、韌體、製造等團隊之間建立更緊密的跨領域協作機制。
- 早期參與設計審查：驗證工程師應在產品設計的早期階段就參與進來，從驗證的角度提出建議，確保設計的可測試性。
- 共享知識庫與經驗：建立一個統一的知識庫，記錄 Gen6 相關的設計規範、測試方法、問題解決方案和最佳實踐。這有助於團隊成員之間的知識共享和傳承。
- 定期技術交流與培訓：組織定期的技術交流會議和培訓課程，提升團隊成員對 Gen6 新技術的理解，特別是 PAM4、FLIT 和 SI 相關的知識。
總之，PCIe Gen6 對 SSD 驗證架構的演進提出了更高的要求。驗證團隊必須從傳統的功能驗證轉向對訊號完整性、錯誤恢復能力的深度聚焦，並透過自動化、智能化和跨領域協作來應對挑戰。
這不僅是技術的升級，更是驗證思維和工作模式的轉變。
四、驗證設備的升級需求：哪些硬體和軟體工具必須更新
PCIe Gen6 的高速特性和 PAM4 調變技術，使得現有的許多驗證設備和工具無法直接適用。為了有效地驗證 Gen6 SSD，驗證實驗室必須進行大規模的設備升級和軟體更新。這不僅是一筆巨大的投資，也對驗證工程師的操作技能提出了更高的要求。
4.1 物理層測試設備：高頻、高精度與 PAM4 支援
物理層（Physical Layer）的測試是 Gen6 驗證的重中之重，因為任何訊號完整性問題都可能導致嚴重的性能下降或功能失效。以下是關鍵的物理層測試設備升級需求：
1. 高頻寬示波器（High-Bandwidth Oscilloscope）
- 需求：傳統示波器無法捕捉和分析 64 GT/s 的 PAM4 訊號。Gen6 驗證需要頻寬至少達到 50 GHz 或更高的示波器，以確保能夠精確地測量訊號的上升時間、下降時間、抖動和眼圖。
- PAM4 分析能力：示波器必須具備內建的 PAM4 解碼和分析功能，能夠自動生成 PAM4 眼圖、測量各個眼高的抖動、雜訊和線性度，並提供相關的統計分析。
- 探頭與夾具：配合高頻寬示波器，需要使用專為高速訊號設計的低負載、高頻寬探頭，以及能夠確保訊號完整性的測試夾具（Test Fixture）和連接器。
2. 向量網路分析儀（Vector Network Analyzer, VNA）
- 需求：用於測量 PCIe 通道的 S 參數（散射參數），包括插入損耗（Insertion Loss）、回波損耗（Return Loss）和串擾（Crosstalk）。
- 頻率範圍：需要支持至少 32 GHz 或更高頻率範圍的 VNA，以覆蓋 Gen6 訊號的基頻和諧波成分。
- 校準與去嵌入：VNA 測試需要精確的校準和去嵌入（De-embedding）技術，以從測量結果中去除測試夾具與纜線的影響。
3. 誤碼率測試儀（Bit Error Rate Tester, BERT）
- 需求：測量 PCIe 通道的位元錯誤率（BER）。BERT 能生成高質量測試碼型，並檢測接收錯誤，評估通道可靠性。
- PAM4 支援：支援 PAM4 訊號生成與分析，測試不同電壓層級下的 BER，評估 FEC 效能。
- 抖動注入與分析：具備模擬各類抖動的功能，驗證 SSD 在惡劣訊號環境下的穩定性。
4.2 協定層測試設備：Gen6 協定解析與錯誤注入
協定層（Protocol Layer）測試聚焦於 PCIe 和 NVMe 協定的正確性、流控與錯誤處理。Gen6 的 FLIT 編碼與 FEC 機制對工具提出更高要求：
1. PCIe Gen6 協定分析儀（Protocol Analyzer）
- 需求：能實時捕捉與解析 PCIe Gen6 流量，包括 PAM4 訊號、FLIT 結構（資料、CRC、FEC）。
- 錯誤注入與觸發：支援模擬協定錯誤（CRC、FLIT、流控），並具備強大觸發功能，快速定位事件。
- 一致性測試（Compliance Test）：內建或支援 PCIe Gen6 規範的驗證套件。
2. PCIe Gen6 協定產生器（Protocol Exerciser）
- 需求：模擬主機行為，產生真實 PCIe Gen6 流量，用於壓力測試與功能驗證。
- PAM4 / FLIT 支援：能正確產生 PAM4 訊號與 FLIT 封包，確保測試精準度。
- 性能測量：支援 IOPS、頻寬、延遲等指標測試，並觀察不同工作條件下的穩定性。
4.3 軟體工具與測試平台：自動化、數據分析與模擬
1. 自動化測試軟體
- 需求：整合物理層與協定層設備，進行全流程自動測試與報告產出。
- 可擴展性：支援新設備、新測項與測試管理系統整合。
2. 數據分析與可視化工具
- 需求：處理 Gen6 所產生的大量資料（眼圖、抖動、S 參數、協定日誌、效能數據等）。
- 機器學習整合：分析異常模式、預測潛在故障，並優化測試流程。
3. 模擬與仿真工具
- 需求：於原型階段前執行風險評估與早期驗證。涵蓋電路模擬、訊號模擬、系統模擬與協定仿真。
- 協同設計：模擬工具應與硬體設計（EDA）工具整合，實現驗證與設計同步推進。
PCIe Gen6 對 SSD 驗證設備提出了全面性的升級需求。從高頻寬示波器、PAM4 BERT，到 Gen6 協定分析儀與協定產生器，每項皆代表重大技術挑戰與投資壓力。
此外，自動化測試軟體、數據分析工具與模擬平台也必須同步升級，才能構建出一套真正能應對 Gen6 時代挑戰的驗證體系。
這要求驗證工程師不僅要掌握先進測試技術，還要具備整合與應用多元工具的系統思維與實戰能力。
五、測試方法的創新：如何應對頻寬瓶頸和訊號完整性挑戰
PCIe Gen6 帶來的頻寬躍升和 PAM4 調變技術，不僅要求驗證設備的升級，更迫使驗證工程師重新思考和創新測試方法。傳統的測試策略可能無法有效揭示 Gen6 介面下潛在的性能瓶頸和可靠性問題。因此，開發新的、更精準、更全面的測試方法，成為 Gen6 SSD 驗證成功的關鍵。
5.1 針對 PAM4 訊號的精準物理層測試
PAM4 訊號的特性使得物理層測試變得尤為重要和複雜。傳統的眼圖分析在 PAM4 環境下需要新的解讀方式，同時需要引入更多針對多電壓層級的測試指標。
- PAM4 眼圖分析與電壓層級線性度測試
- 挑戰：PAM4 有三個「眼」和四個電壓層級。任何一個眼的閉合或電壓層級間距的不均勻（非線性度）都會導致位元錯誤率的增加。
- 測試方法：使用高頻寬示波器配合 PAM4 分析軟體，精確測量每個眼的抖動（Jitter）、雜訊（Noise）和垂直眼高（Vertical Eye Opening）。
- 創新點：引入新的指標，如 TDECQ、SNDR，綜合反映訊號品質與通道損耗。
- 抖動分解與裕量分析
- 挑戰：在 Gen6 的高速率下，即使是微小的抖動也會導致嚴重錯誤。
- 測試方法：將總抖動（TJ）分解為 RJ、DJ、PJ 等，並搭配裕量分析來評估穩定性。
- 創新點：結合 BERT 壓力測試，注入受控抖動與雜訊，評估在惡劣環境下的魯棒性。
- 通道特性與阻抗匹配測試
- 挑戰：PCB、連接器等處的阻抗不匹配會導致反射與回波損耗。
- 測試方法：使用 VNA 測量 S 參數（S11, S21），並搭配 TDR 測試定位不連續點。
- 創新點：採用去嵌入技術去除測試夾具影響，提升測試純度。
5.2 針對 FLIT 編碼的協定層深度驗證
FLIT 編碼與內建 FEC 的引入，使協定層驗證需更加深入至糾錯與恢復能力的確認。
- FEC 糾錯能力驗證
- 挑戰：需驗證 FEC 是否能於預期錯誤率內正常運作。
- 測試方法：使用錯誤注入工具模擬錯誤，並透過協定分析儀與內部 FEC 計數器進行觀察。
- 創新點：注入接近 FEC 上限的錯誤率以驗證極限狀況下的穩定性。
- 錯誤恢復機制與降級模式測試
- 挑戰：當 FEC 無法糾正錯誤時，需測試是否能正確啟動重傳或降級處理。
- 測試方法：模擬訊號惡化或錯誤注入，觀察 SSD 降級後的功能與日誌表現。
- 創新點：壓力恢復測試，用於觀察 SSD 是否能從長時間錯誤恢復正常。
- 流量控制與 QoS 驗證
- 挑戰：需確保高優先級流量在擁塞情況下仍能穩定運行。
- 測試方法：模擬多樣流量，觀察流控訊號與 QoS 機制是否正確運作。
- 創新點：設計擁塞測試來評估頻寬調度與流控應對能力。
5.3 綜合性與自動化測試平台的構建
為有效執行上述複雜測試方法，必須建構一套高整合、自動化的測試平台。
- 軟硬體整合
整合物理層與協定層測試設備，透過腳本統一控制與資料擷取。 - 數據分析與可視化
內建分析模組與視覺化圖表（如眼圖、錯誤率曲線），協助問題定位。 - 測試用例管理與報告生成
實作用例管理與自動報告功能，支援追蹤、重現與審核。
六、實戰考量與未來展望：驗證工程師應如何準備迎接 Gen6 時代
PCIe Gen6 的到來，對 SSD 驗證工程師而言既是挑戰也是轉機。面對這場技術浪潮，需從能力、流程、設備到思維方式全方位升級。
6.1 提升個人技術能力：從單一領域到跨領域專家
- 深入理解物理層知識
學習 PAM4 調變與 SI 測量（TDECQ、SNDR、S 參數等），並熟悉高速設計關鍵。 - 精通協定層與錯誤處理
熟悉 FLIT 結構、FEC 原理及錯誤恢復機制，具備設計測項能力。 - 強化數據分析與程式能力
精通 Python 數據處理、測試腳本自動化與機器學習應用潛力。
6.2 實戰考量：驗證流程與環境的調整
- 早期參與設計驗證（DVT/EVT）
主動參與設計審查、模擬仿真，及早發現問題。 - 建立專門的 Gen6 測試環境
投資高階設備與優化夾具，並確保測試環境溫控穩定。 - 優化測試策略與用例
實施分層測試與邊界壓力測試，並確保跨平台相容性。
6.3 未來展望：Gen6 之後的驗證挑戰
- 更高階的調變技術（如 PAM8）
面對更窄眼圖與更高錯誤率，驗證技術需同步升級。 - 光互連的導入趨勢
需學習光電訊號處理基礎與驗證技巧。 - AI 驗證的深度融合
機器學習未來可能協助用例生成、異常預測與測試優化。
總之,PCIe Gen6 的到來,為 SSD 驗證領域帶來了前所未有的變革。驗證工程師需要不斷提升自身能力,從單一領域專家轉變為跨領域的複合型人才。同時,驗證團隊也需要不斷優化流程、升級設備、創新測試方法,以應對技術發展帶來的挑戰。這是一個充滿挑戰但也充滿機遇的時代,只有不斷學習和適應,才能在高速發展的儲存產業中立於不敗之地。
