晶圓代工產業最新技術趨勢研究報告

更新於 2025/05/13發佈於 2025/05/13閱讀時間約 37 分鐘

摘要

隨著人工智慧（AI）與高效能運算（HPC）需求激增，晶圓代工產業的技術正迅速演進，以突破傳統摩爾定律放緩的瓶頸。本報告針對五大前沿趨勢進行探討：（1）先進製程方面，目前3奈米技術領跑業界，2奈米及以下節點研發競賽正酣，晶體管從FinFET邁向環繞柵極（GAA）架構，預期帶來更佳性能與能效。（2）先進封裝技術蓬勃發展，包括2.5D矽中介層、3D晶片垂直堆疊，以及融合兩者優勢的3.5D架構，同時扇出型封裝（FOWLP/FOPLP）在行動裝置與IoT領域日益普及。這些封裝突破讓更多晶片整合在單一系統內，提升運算密度並降低功耗。（3）異質整合成為新常態，透過先進封裝將不同功能、不同製程的晶片（如處理器與高頻記憶體）整合，大幅增強AI/HPC系統效能並改善良率與成本。（4）材料創新方面，新興材料如玻璃基板可望取代傳統有機載板，解決熱膨脹與訊號損耗問題，低介電材料降低訊號延遲，低碳材料與綠色製造則滿足永續發展需求。（5）全球與台灣主要業者積極布局未來：台積電持續穩居領先地位並擴產先進製程與封裝；三星緊追其後，率先導入GAA技術並拓展自家異質整合方案；英特爾則重返先進節點競局，規劃18A製程量產與玻璃基板應用；其他業者如聯電、格羅方德專注成熟製程市場、中國中芯國際（SMIC）在限制下推進7奈米技術、日本Rapidus與IBM合作挑戰2奈米。本文各章節將詳細說明上述趨勢，並引用最新資料來源佐證。

1. 先進製程現況與發展方向

3奈米技術：截至2024年底，3nm已成為全球晶圓代工最先進的量產製程。台積電的N3（3奈米）製程自2022年下半年量產，並迅速成為公司先進製程營收主力之一：在2024年第4季，3奈米產品佔台積電晶圓銷售額的26%。台積電選擇在3nm世代繼續採用強化的FinFET晶體管技術，並透過FinFlex等技術提升性能/功耗表現。同時，三星電子於2022年6月宣布率先量產3nm製程，首度在代工業導入**環繞柵極（GAA）**晶體管架構。三星3nm採用多橋通道場效電晶體（MBCFET）技術，宣稱相較7nm FinFET可降低45%功耗、提升性能並縮小晶片面積。然而，初期良率挑戰使三星一度失去部分客戶訂單，但隨著製程成熟，其3nm良率已提升到約六成水平（接近台積電同期的3/4nm良率）。

2奈米研發競賽：展望2奈米節點，台積電、三星和英特爾三強正積極備戰，預計將在2025年左右進入量產里程碑。台積電規劃於2025年下半年開始2nm（N2）量產，2026年擴大量產規模。N2將採用奈米片晶體管（nanosheet GAA），相較N3有顯著性能與能效提升，根據國際電子元件會議（IEDM）發表數據，台積電2nm可比3nm降低30%功耗、提升15%速度。台積電同時著手佈局2nm後的**「Å世代」製程技術：首個後2nm節點（代號A16）將採用新一代奈米片電晶體，導入超級電源軌（Super PowerRail, SPR）架構，以進一步增強運算能力和能源效率。三星方面，其2nm開發代號SF2，據韓國消息來源指出試產良率高於預期，Exynos 2600處理器試產晶圓良率已達30%，若進展順利，三星2nm可望在2025年第四季量產，與台積電N2幾乎同期競爭。英特爾則制定雄心勃勃的製程路線圖，計畫在2024-2025年間連續推出Intel 20A（等效2nm）及18A（1.8nm）節點。尤其Intel 18A**被視為其製程翻身的關鍵：英特爾於2025年初展示了首顆18A晶片「Panther Lake」，並宣布將於2025年下半年量產。18A將採用RibbonFET（GAA晶體管）與PowerVia背面供電等新技術，預期大幅改善晶體管效能功耗比。不過，英特爾在先進製程商業化上仍面臨不小挑戰，包括良率爬升和產能爭取等。

向1奈米邁進：在2nm世代之後，1.x奈米（即「埃級」Angstrom級）製程研發已在路上。全球主要代工廠的路線圖顯示，1nm左右技術可能於2027年至2030年間實現量產。台積電預計2nm之後持續縮小晶體管尺寸，結合新架構與新材料，保持摩爾定律延續；三星與英特爾也各自公布了朝1.4nm、1.8Å等節點挺進的藍圖。此外，業界探索的新晶體管技術包括堆疊式CFET（將N/P溝道晶體管垂直堆疊）以及2D半導體材料（如石墨烯、遷移率更高的雙硒化鉬等）有望在1nm以下時代派上用場，但在材料良率和製程整合方面仍有重大難題需克服。目前可以預見的是，進入次2奈米領域後，研發成本與技術門檻極高，只有極少數廠商能夠參與競逐，全球晶圓代工的技術領先陣營可能進一步收斂。

2. 先進封裝技術的突破與應用

2.5D封裝：所謂2.5D封裝是指在封裝基板與邏輯晶片之間加入一片高密度中介層（通常是矽中介層），將多顆晶片並排封裝在該中介層上，再由中介層內部的通矽孔（TSV）實現晶片與基板間的垂直電氣連接。這種方案保有平面佈局的簡單性（因此稱為2.5D），又能利用矽中介層上細密布線實現晶片間高速互連。2.5D封裝的代表應用是將高頻寬記憶體（HBM）與處理器並置於矽中介層上，例如台積電的CoWoS®（Chip-on-Wafer-on-Substrate）技術，可在單一封裝中整合多顆GPU晶粒與多堆HBM記憶體。此類技術已被廣泛應用於HPC加速卡與AI訓練晶片中，如NVIDIA GPU透過CoWoS整合8顆HBM，使記憶體頻寬大幅提升以滿足AI模型訓練需求。

3D封裝：3D封裝指垂直堆疊晶片的封裝技術。透過TSV或先進混合鍵合（Hybrid Bonding）等手段，將兩層或多層晶片直接堆疊在一起實現電互連。3D封裝可以進一步縮短晶片之間的訊號傳輸距離、提升密度並降低延遲，是目前先進封裝的亮點之一。典型案例包括：邏輯晶片上堆疊高速緩存記憶體（如AMD的3D V-Cache技術，利用台積電SoIC實現CPU與SRAM快取裸晶的鍵合）；處理器與HBM記憶體的立體集成（HBM本身也是DRAM晶粒的3D疊層）；以及英特爾Foveros技術（在基底晶片上垂直整合小晶片，如Lakefield處理器將CPU邏輯層與I/O層堆疊）。3D堆疊透過縮短晶片間連線，可顯著降低訊號傳輸延遲與功耗，這對需即時處理龐大資料的AI/HPC晶片至關重要。此外，適度的3D堆疊有助於突破單一晶片尺寸受限於光罩(reticle)大小的瓶頸，透過拆分小晶片再堆疊來提高良率。

3.5D封裝：所謂3.5D是一種融合2.5D與3D的混合封裝架構，是在平面中介層整合與局部垂直堆疊之間取得折衷。具體而言，3.5D封裝可以包含少量的垂直疊層（例如將小型的SRAM或快取晶片堆疊在大型處理器上）以及側向的晶片並置（例如多顆邏輯晶片並排在中介層上），形成一個既有平面擴充又有局部3D堆疊的系統。這種架構的優點是在提升系統性能的同時，緩解純3D封裝的散熱難題，因為並非所有晶片都疊在一起，高功率晶片仍可平鋪降低熱密度。例如，為了克服3D疊層的熱限制，業界討論將發熱大的CPU/GPU與較不敏感的SRAM堆疊，而其他模組（如I/O或類比晶片）則放在中介層上。3.5D因此提供了更靈活的晶片整合方式，被視為高效能封裝的一個折衷路徑，可同時兼顧性能、熱管理與良率。

FOWLP與FOPLP：扇出型封裝（Fan-Out）是另一類先進封裝技術，不需要傳統有機載板。FOWLP（晶圓級扇出）將晶粒嵌入模塑料中，在重佈層（RDL）上扇出形成引線；FOPLP（面板級扇出）則是在大型矩形面板上進行類似工藝。Fan-Out封裝的優點是省去封裝基板，縮小體積且可以細化走線以提升I/O密度。早期FOWLP多用於手機射頻模組、電源管理IC等小晶片，使封裝厚度和成本下降。台積電的InFO技術（InFO-WLP）曾成功應用於蘋果A系列手機處理器，提高了矽晶與封裝的散熱和電氣性能。FOPLP進一步將加工尺寸擴大到整塊大面板，可一次佈局更多晶片，理論上降低單位成本)。根據Yole的資料，面板級扇出相比晶圓級可節省20~30%成本，特別適合高產能應用。目前FOPLP已在中低階手機、穿戴裝置的封裝上逐步採用。隨著技術進步，業界也在嘗試將Fan-Out用於更高性能需求的裝置，以兼顧成本與性能：例如大型面板有望容納AI加速晶片的扇出封裝，以減少對矽中介層的依賴。不過，要實現這一點仍需克服翹曲變形、對位精度等挑戰。值得注意的是，三大代工廠都不約而同投入面板級扇出研發：臺積電據傳正開發515×510 mm的大面板封裝技術；三星與英特爾亦宣佈在研，預示Fan-Out將成為下一個封裝戰場。

技術突破與應用場景：以上先進封裝技術的發展，使得異質晶片整合成為可能。特別在AI和HPC領域，2.5D/3D封裝已是高階晶片的標配：例如每顆NVIDIA Hopper/Blackwell GPU均搭配多顆HBM記憶體透過矽中介層連接，以提供數TB/s等級的帶寬。這類先進封裝的需求暴增也反映在台積電的業務上——2024年台積電先進封裝營收占比約8%，預計2025年將超過10%。尤其AI加速器對CoWoS等封裝產能需求強勁，NVIDIA甚至預訂了台積電2025年超過70%的CoWoS產能，用於其新一代GPU晶片封裝。在行動裝置領域，先進封裝則強調輕薄與低功耗。Fan-Out封裝已廣泛用於高階手機射頻前端和PMIC，以節省空間並提升性能。同時，新興的**晶片直結（Chiplet）**設計也依賴先進封裝實現，例如Apple M1 Ultra採用2.5D技術將兩顆M1 Max裸晶並聯互連，展現接近單顆巨型晶片的效能。總體而言，先進封裝技術正快速成熟並多元化，從資料中心的AI加速卡到手機可穿戴裝置，都出現對應的封裝解決方案。可以預見，隨著晶片功能整合度不斷提高以及成本壓力，封裝將成為差異化競爭的關鍵，而不僅僅是傳統製程尺度的競賽。

3. 異質整合趨勢及其對AI與HPC的影響

異質整合的興起：所謂異質整合（Heterogeneous Integration, HI），是指通過先進封裝技術，將不同功能、不同材料或不同製程節點的晶片元件集成在同一封裝中。與過去將所有功能模組設計在單一矽晶（SoC）的方式相比，異質整合允許晶片以「Chiplet晶粒」形式製造，再藉由2.5D/3D封裝互連成一個完整系統。這種方法使各模組可以採用最適合的製程製造（例如高性能邏輯用先進節點，類比電路用成熟節點，記憶體用特殊工藝），然後在封裝階段組合，達成比傳統SoC更高的良率和更低的成本。根據Semiconductor Engineering的分析，隨著HPC需求提高，Chiplet和異質整合已成為關鍵解決方案，因其在提升良率、重複利用IP設計、增強性能以及優化成本等方面具有顯著優勢。簡言之，異質整合為半導體產業提供了一條延續系統級進步**的新途徑，即使晶圓尺度微縮變慢，仍可藉由封裝級創新持續提升系統效能。

對AI與HPC的影響：異質整合技術的成熟，對AI和HPC領域產生了革命性影響。首先，在性能與能效方面，將多顆晶片緊密互連可帶來類似單晶的大帶寬和低延遲。例如，高階AI訓練晶片往往需要與大量記憶體協同運作，透過2.5D/3D封裝將HBM記憶體貼近運算晶片，可提供數百GB/s以上的存取帶寬，同時大幅降低傳輸延遲，這對於加速深度學習模型訓練至關重要。NVIDIA近年AI GPU的卓越效能，正是仰賴台積電CoWoS技術把多堆HBM堆疊於GPU周圍，異質封裝功不可沒。此外，在晶粒化設計下，HPC處理器可以拆解為數個小晶粒製造，再透過先進基板互連。例如AMD的EPYC伺服器處理器以多顆CPU小晶片（chiplets）組成，每顆chiplet都是完整的處理模組，透過矽基板（或有機載板上的高速介面）相連。這讓AMD能以較成熟的14/7nm製程製造chiplet，以降低成本並提升良率，同時透過封裝整合實現超過64核心的超大規模CPU，性能媲美單一巨大晶片。英特爾也採取類似策略，在Sapphire Rapids處理器中使用EMIB 2.5D橋接技術連接四顆處理晶片，未來的Ponte Vecchio GPU更是由數十顆chiplet構成的異質系統。

系統優勢與新應用：透過異質整合，系統級性能可以超越傳統單晶SoC的極限。一方面，提高良率降低成本：許多晶片分成小塊製造，比起單顆大晶片更容易生產而不良率較低。另一方面，IP重用提升研發效率：廠商可以預先設計並驗證好標準化的chiplet模組（如AI加速單元、IO介面單元等），在不同產品中重複組合使用，縮短開發時程。對AI而言，這意味著可以更快速地迭代硬體架構以適配新的演算法需求。例如，某AI加速器可藉由更換其中的存儲chiplet或運算chiplet，迅速推出升級版本，無需從頭重新設計整顆SoC。再者，異質整合還促進跨領域技術融合，如將光學元件與電子晶片封裝在一起形成矽光子（Silicon Photonics）系統，用於高速光通訊連接AI數據中心。目前已有晶片將雷射光收發器與網路交換晶片以2.5D整合，達到每秒數百Tb的資料傳輸能力，被視為未來AI雲端中共封裝光學（CPO）的雛形。最後，異質整合對邊緣AI與嵌入式HPC也帶來影響。例如先進封裝使得高性能AI晶片可以以模組化方式嵌入車用或物聯網裝置中，同時封裝內集成異種感測器、記憶體，以滿足即時運算需求。總的來說，異質整合已成為AI/HPC時代突破晶片性能天花板的關鍵技術之一，不僅提升了現有系統的效能功耗比，也開啟了晶片設計與應用的新範式。

4. 材料創新：玻璃基板、低介電材料與低碳趨勢

玻璃基板的崛起：在先進封裝領域，「玻璃基板」被視為下一代關鍵材料，有望取代傳統有機封裝載板並克服矽中介層尺寸受限問題。玻璃材料具有多項優異特性：首先，玻璃的熱膨脹係數接近矽，遠低於有機材質，因而在高功耗晶片運作時更不易因熱而翹曲變形，能提高封裝的熱穩定性。其次，玻璃具備低介電常數和低損耗優勢，可減少高頻訊號在走線中的延遲與串擾，提高訊號完整性。研究指出，在資料中心、電信和HPC等高速應用中，玻璃基板能顯著提升系統效率和資料吞吐，並在RF射頻領域因更佳阻抗控制而具吸引力。再次，玻璃基板可以採用大面板生產，突破目前12吋矽晶圓的尺寸限制。Intel已展示約510×515mm的玻璃面板試產品，其面積超出12吋晶圓3倍以上。這意味單片玻璃可容納更多晶片同時封裝，提升生產效率並降低成本。然而，玻璃基板也面臨挑戰：材料本身脆性較高，超薄玻璃處理困難，且產業鏈需要開發**通孔（TGV）**製程、專用設備等配套技術。目前Intel率先投入玻璃基板研發，宣稱將在2026-2030年實現業界首款玻璃基板量產應用，優先鎖定資料中心AI加速卡和繪圖GPU等高腳數、高頻寬封裝需求。台積電、三星、AMD等也不甘示弱，據報均啟動相關佈局。台灣載板龍頭廠欣興電子更與Intel深度合作，計畫在2027年推動玻璃基板量產。可以預期，玻璃基板的導入將突破現有封裝材料的性能天花板，為AI/HPC提供革命性的系統整合能力。

低介電材料與先進介電：半導體製程中，介電材料的創新對提升晶片速度同樣重要。隨著邏輯電路密度提升，布線間的電容效應導致RC延遲增加，因此各世代製程都引入更低介電係數（low-κ）的介電層來減少電容負載。從90奈米節點開始，業界採用SiO₂以外的低κ介電（如含碳摻雜的氧化矽），κ值從約4.0降至7nm時的~2.5，並在5nm以下嘗試極低介電（ULK）材料甚至空氣間隙技術，以繼續降低介電常數。低κ材料雖能減RC延遲，但通常力學強度較弱，為維持晶圓良率需在材料結構與製程上加以平衡。同時，在先進封裝中也出現了低損耗介電材料的需求。例如扇出型封裝的重佈層（RDL）介電，要求低介電損耗（Low Df）以保障高速訊號傳輸。材料廠商正研發新一代介電聚合物來提升RDL性能，如改良型樹脂或封裝級液態光阻，能在保持低κ的同時增強機械強度和熱穩定。除此之外，用於高速封裝基板的低誘電正切材料（如先進樹脂、陶瓷填料）也在開發中，以降低高速IO走線的損耗。未來幾年，從晶片內部互連到封裝基板，介電材料創新將持續扮演提升訊號傳輸效能的關鍵角色。

低碳材料與永續製造：在追求性能之餘，半導體產業亦肩負減碳與環保的責任。近年來各大晶圓代工與封裝廠紛紛宣示碳中和目標（例如台積電承諾2050淨零，並計畫2040年達成100%再生能源電力），這也推動了相關低碳材料的快速發展。所謂低碳材料，指的是製造過程碳排放更低、可回收循環或替代高耗能原料的新材料。在半導體與電子領域，一些傳統高污染、高耗能的材料正逐步被更環保的選項取代。例如，台灣廠商晶化科技開發出新型增層絕緣膜（TBF®）用於IC封裝載板，其配方不需冷凍保存，僅需冷藏即可，降低製程能源消耗並減碳達50%。該公司亦引入溶劑回收系統、在地供應減少運輸碳足跡、回收再利用包材等，以實現封裝材料生產的永續化。又如日本DIC公司研發可回收的創新環氧樹脂固化劑，在滿足200°C以上耐熱的同時，強調製程友好與材料可循環利用（有助封裝廢棄物的減量）。這些案例顯示出材料供應鏈朝綠色配方、節能製程、本地化供應與循環經濟的方向轉型。未來，具有環保特性、低環境衝擊的綠色半導體材料將成為市場新寵，既符應各國減碳政策，也將成為企業在低碳經濟轉型中的競爭優勢。可以預見，「材料創新」與「永續發展」將雙輪驅動晶圓代工產業的技術演進，在滿足性能需求的同時達成環境友好。

5. 全球與台灣主要業者的技術布局與未來計畫

台積電 (TSMC) – 技術領先者持續擴張：台積電作為全球晶圓代工龍頭，持續引領先進製程與封裝技術。市佔率方面，2024年台積電占全球晶圓代工64.9%的份額，穩居第一。在先進製程布局上，台積電3nm已成功量產並獲得主要客戶（蘋果、超微等）採用，2nm研發進展符合預期，將於2025年下半年量產。台積電2nm將採用GAA奈米片電晶體並優化布線與功率傳輸，提供較N3大幅提升的效能功耗表現。更長遠地，台積電已啟動1nm級別的前瞻研究（Ångstrom世代），確保在2030年前後仍保持技術領先)。除了晶圓製程，台積電也積極深耕先進封裝。其推出的整合封裝平台“3DFabric”，涵蓋2.5D的CoWoS、InFO系列，以及3D的SoIC晶片堆疊技術，可提供從高性能到行動裝置多樣化的封裝解決方案。特別是針對AI時代的需求，台積電大舉擴充CoWoS產能：包括在台中、中科新建先進封裝廠，並與日月光(ASE)、Amkor等合作提升產能，預計到2025年每月可提供7.5萬片以上的CoWoS產能，比2024年翻倍。即使如此，市場對AI/HPC封裝的需求仍有可能超出供給，台積電預計到2026年持續以50%以上年複合增長率擴張先進封裝產能，以緩解供不應求。在全球布局方面，台積電也積極因應地緣需求：包括在美國亞利桑那興建5nm/4nm晶圓廠，在日本熊本與Sony/DMG合作建12/16nm晶圓廠，並評估在德國建廠計畫，以服務各地客戶。不過，先進製程主要研發和產能仍集中在台灣本土，以維持技術密集產線的競爭力。總體而言，台積電未來計畫聚焦在鞏固先進製程龍頭地位（持續技術演進並提高產能），以及打造完整半導體生態（從晶片設計支援到製造、封裝一條龍），以保持對主要競爭者的領先優勢。

三星電子 (Samsung) – 奮力直追的全方位競爭者：三星作為僅次於台積電的第二大晶圓代工業者，近年來加大投入試圖縮小技術與市佔差距。三星在先進製程上採取積極策略：2018年7nm率先引入EUV微影，2022年又全球首發3nm GAA晶體管，展現技術雄心。雖然初期在良率和量產時程上遭遇挑戰，導致市佔率一度從11.5%下滑至9.3%。但三星並未放緩腳步，目前5nm、4nm製程已獲得高通、英偉達部分訂單，3nm製程也正努力提升良率以吸引客戶回流。展望2nm世代，三星宣稱將在2025年底量產2nm GAA（SF2），並預計於2027年進一步推進到1.4nm節點。若2nm如期量產，三星有機會在先進技術時程上與台積電並駕齊驅。除了製程，三星利用自身IDM優勢，在晶圓代工客戶之外，還有自家Exynos行動SoC、影像感測器等產品可作為先進節點的試金石。在先進封裝方面，三星近年建立了完整的技術組合。三星的I-Cube®方案（Interposer-Cube）對應2.5D矽中介層封裝，已用於高帶寬HBM與處理器的整合。X-Cube®技術則是3D堆疊，可將SRAM等裸晶垂直疊放在邏輯晶片上，來提升緩存容量和性能。三星還提供2D封裝（FOPKG）服務，以及針對手機、可穿戴裝置的扇出型晶圓/面板級封裝平台。三星深知僅憑製程不足以撼動台積電，因而強調提供代工+封裝的一站式服務。在研發布局上，除了投入Panel Level封裝外，三星也積極研發下一代基板技術。例如據報導三星亦著手玻璃基板試產，計畫最快2025年下半年試產基板級SiP玻璃，以在新興封裝市場與英特爾競爭。整體而言，三星未來的策略是在製程技術上持續趕超（尤其GAA技術領先應用）、在先進封裝上發揮IDM整合優勢，並結合其存儲器、面板等多元產業實力，打造差異化的代工服務。能否順利提高良率、爭取更多大客戶，將決定三星在晶圓代工版圖中的地位能否進一步提升。

英特爾 (Intel) – 重返先進製程與跨界代工：傳統上英特爾以IDM模式自給自足，但近年在10nm/7nm工藝節點遭遇瓶頸，製程領先地位被台積電、三星超越。為此英特爾在2021年啟動IDM 2.0轉型，決定一方面加速追趕先進製程進度，另一方面成立英特爾代工服務（IFS）對外接單，成為晶圓代工市場的新競爭者。技術路線上，英特爾規劃在2024-2025年間連發五個節點：Intel 7、Intel 4、Intel 3、20A、18A，誓言在2025年底重拾製程性能領先。眼下最受矚目的是Intel 18A（相當於1.8奈米），該節點將運用RibbonFET全環繞柵和PowerVia背面供電等突破性技術，有望在單位面積性能上追上台積電2nm。2025年初英特爾已成功展示18A試晶片並啟動試產，宣稱已有多家晶片設計公司參與測試。如果英特爾能按時量產18A並達到良率目標，將大大提高其代工業務的說服力。在先進封裝與異質整合方面，英特爾其實一直走在前列。早在2018年英特爾就商用化了EMIB（嵌入式多晶片橋接）2.5D技術，用於Kaby Lake-G處理器將Intel CPU與AMD GPU相連。2019年推出Foveros 3D封裝，實現了業界首例異構晶片堆疊（Lakefield處理器），現在更發展出Foveros Omni和Direct等進階版本，支援大規模chiplet整合。英特爾也積極研發玻璃基板並領先公佈計畫：將於2026~2028推出首款玻璃基板封裝產品，以滿足AI加速器和數據中心處理器對更大封裝尺寸與更高I/O密度的需求。同時，IFS部門近年透過收購與合作擴充版圖：如2022年收購Tower Semiconductor（以色列代工廠）計畫雖告吹，但英特爾仍表明歡迎與外部合作開發特殊製程（如與聯電共同研發12nm工藝）。整體來說，英特爾企圖以「先進製程 + 先進封裝」雙管齊下重塑競爭力：不僅服務自身產品線（CPU、GPU、FPGA等）的需求，也希望吸引Fabless客戶投單，成為媲美台積電、三星的第三大代工勢力。未來挑戰在於，英特爾能否一方面完成研發任務、另一方面建立客戶信任，在劇烈競爭的代工市場佔有一席之地。

其他主要代工業者：

聯華電子 (UMC)：作為台灣第二大晶圓代工廠，UMC近年選擇不同於台積電的策略，專注於成熟及特殊製程而非追逐最先進節點。早在2018年，聯電即宣布放棄自主14nm FinFET開發，轉向專注12nm及以上節點的優化與特殊應用（如嵌入式快閃、射頻、車用高壓等）。目前UMC最先進量產節點為14nm，並無投入GAA晶體管研發計畫。此策略使UMC避開了高昂的EUV設備投入與研發成本，在疫情晶片短缺期間憑藉28nm等成熟工藝供不應求而獲利大增。UMC未來計畫持續擴產22/28nm平台（在台灣與新加坡新建產能），並與英特爾等合作開發特殊製程IP，以鞏固汽車、工業控制等市場。目前UMC雖無意涉足2nm以下戰局，但穩定的良率和性價比使其在代工市場佔有一席之地。
格羅方德 (GlobalFoundries)：格羅方德(下簡稱格方)原為AMD製造部門，近年同樣調整定位至中端工藝供應商。格方在2018年放棄7nm FinFET開發，轉而強化22FDX（22nm FD-SOI）、12nm等特色製程，以服務5G射頻、物聯網、車用晶片等領域。該公司在美歐亞多地布局生產基地（德國、美國、新加坡等），成為許多IDM和國防客戶的成熟製程代工商。2025年傳出格芯有意併購聯電的消息，若成真將打造一個成熟製程巨頭，合併市佔約可達全球成熟代工市場的28%。無論合併與否，格方未來重心仍將放在0.1µm~28nm範圍內的技術優化與產能擴充，短期內不會重返先進節點研發，以錯位競爭策略避開與台積電、三星正面交鋒。
中芯國際 (SMIC)：中芯是中國大陸最大的晶圓代工廠。近年受限於美國出口管制，無法取得EUV光刻機等關鍵設備，使其在7nm以下技術發展舉步維艱。然而，中芯依然透過多重曝光技術研發出了接近7nm等級的製程：2022年TechInsights拆解發現，中芯疑似已以7nm製程生產比特幣挖礦ASIC晶片（MinerVa系列）。該報告指出該7nm樣片與台積電7nm有相似之處，但推測為小規模驗證性產出。此消息被視為中國半導體在逆境中的突破。不過，由於EUV受限，中芯的更先進節點（如5nm、3nm）短期難以實現。為彌補技術劣勢，中芯正大舉擴產成熟工藝，例如在北京、上海新建28nm及14nm產線。未來中芯將兩條腿走路：一方面盡力在DUV範圍內推進N+2代（約等7nm）工藝，另一方面拓展0.18µm~28nm產能滿足汽車與工控市場需求。在地緣政治陰影下，中芯的技術提升將格外艱難，其走勢亦牽動著中國半導體自給策略的成敗。
日商Rapidus：這是一家日本政府主導的新創半導體公司，於2022年成立，目標是在日本重建先進邏輯製造能力。Rapidus與IBM簽訂合作，獲得IBM在實驗室中開發的2nm技術授權（IBM曾於2021年展示全球首顆2nm晶片）。Rapidus計畫在2025年進行2nm試產，2027年實現量產，服務日本國內的先進晶片需求。目前Rapidus正於北海道建廠並培養技術團隊，但要在短時間追上台積電/三星仍面臨巨大挑戰，包括人才、量產經驗和生態系統等問題。不過，日本政府與企業（如豐田、索尼等都是股東）對其寄予厚望，期待未來能在特定高附加價值領域（車用AI晶片等）搶占一席之地。
日月光與安靠Amkor：除了晶圓製造，公司間的協同合作也是技術布局一環。全球封裝測試龍頭如台灣日月光(ASE)與美國Amkor，近年加強與晶圓代工廠的合作，共同打造先進封裝供應鏈。例如台積電為滿足CoWoS急單，就委託部分製程給日月光協助，同時Amkor在美國亞利桑那興建先進封裝廠以配合Intel代工業務。這種垂直整合與策略聯盟，使產業分工更緊密，技術研發與產能佈局更具彈性。

展望未來，台灣業者在先進製程和封裝上仍具明顯領先優勢，台積電和日月光構築的垂直供應鏈成為AI時代的關鍵支柱。國際上三星和英特爾則投入巨資力圖翻轉局面，兩者在先進技術和新材料上的競爭與合作（如共同推進面板級封裝、各自研發玻璃基板）將決定未來市場格局。其他二線代工廠則精耕利基領域或成熟製程，成為主導廠的補充力量。可以預見，晶圓代工產業已從單純的製程節點之爭，演化為製程+封裝+材料的全方位競賽。在AI與HPC的驅動下，業者必須在多方面協調創新，方能在下一階段的技術競賽中勝出。

6.結論

綜上所述，晶圓代工產業正處於技術革新的關鍵時期。先進製程從3奈米向2奈米及以下邁進，在晶體管架構和微縮極限上持續突破；先進封裝技術百花齊放，2.5D、3D、扇出封裝等為晶片提供了新型態整合途徑；異質整合打破傳統SoC疆界，令系統性能隨封裝創新而節節提升；材料創新則為製程和封裝提供支撐，玻璃基板、低κ介電、低碳材料等將成為下一代技術的基石。同時，全球主要業者各展所長，台積電鞏固領先、三星英特爾奮起直追，其他代工與封裝廠商也在新的細分市場尋求定位。在AI與HPC時代的浪潮下，晶圓代工產業的競爭與合作將更趨激烈且複雜。可以預見，唯有同時掌控製程、封裝與材料三大關鍵技術，並靈活整合全球資源，才能在未來半導體版圖中立於不敗之地。

參考資料：