在前一篇中，我們介紹了 TSMC 的 2.5D 封裝方案 CoWoS，這是一種透過中介層（interposer）或再分佈層（RDL），將多顆 chiplet 並排整合的方法。這類封裝雖然仍屬於「平面延伸」，但已經能夠在模組內實現高頻寬、低延遲的互連，並帶動了像 AI 晶片、HPC 平台的興起。
然而，如果你再看一次那張圖的左半邊，就會發現 TSMC 推出的另一個更具野心的方案：SoIC。這不是單純把晶片堆起來，而是讓上下晶粒之間的訊號、電源、甚至時脈，都能以微米級的垂直通道進行穿透，將封裝從橫向擴展帶入垂直深化。
這條路線上，Intel 的 Foveros 技術同樣採用 3D 堆疊結構，並已應用在 Meteor Lake 等最新一代處理器中。儘管 SoIC 和 Foveros 兩者的名字都沒直接寫出3D，但它們早已代表了當今封裝技術邁向立體化的最高路徑。接下來，我們就從設計哲學與產業結構兩個層面，來看這兩種封裝方案的關鍵分野。SoIC vs Foveros：兩種 3D 封裝，為何方向截然不同？
TSMC 3DFabric 封裝架構，展示 CoWoS（2.5D）、SoIC（3D）方案的整合。
從技術角度看，SoIC 與 Foveros 的最大差異，在於它們對於堆疊的理解。TSMC 採取所謂的「Chip-on-Chip」設計，也就是上下兩顆晶粒是對等角色。上層可以是邏輯核心，下層也可以是邏輯核心，它們透過微凸塊（micro-bump）或無凸塊（bumpless）方式緊密連接，形成等級相同的高速計算單元。
相較之下，Intel 的 Foveros 採取Logic-on-Base架構。上層是高頻運算邏輯，底部則是處理 I/O 或電源的基底晶粒，兩者是分工明確的上下結構。這種設計的好處是模組化程度高，但彈性相對受限。
TSMC 進一步將 SoIC 細分為兩種路線：SoIC-P 和 SoIC-X。前者以 micro-bump 為基礎，適合用於 AI、HPC 等需要高速資料傳輸與較大晶粒面積的應用。後者則是更先進的無凸塊堆疊，藉由 direct copper bonding 技術實現上下晶粒的原子級接合，進一步降低功耗與封裝厚度，適用於手機、AR/VR 裝置這類極度要求空間與能效比的平台。
SoIC-P 現階段已可穩定量產，並整合進 CoWoS-S 等模組化平台。SoIC-X 則被視為下一階段的主力，未來極可能導入 Apple 的 A 系列或穿戴式晶片產品。這也說明，TSMC 並不是在賣一種單一封裝技術，而是在搭建一個能根據客戶需求，向上堆疊也能橫向擴展的異質整合平台。
封裝，不只是誰能做到，而是誰做得起來
從企業角度看，TSMC 與 Intel 之間最大的不同，不在於誰的技術比較厲害，而是策略起點與營運結構。
Intel 是 IDMs（整合元件製造商）的典型代表，他們會從設計、製造、封裝一路做到終端產品，因此 Foveros 也是自家處理器平台邁向模組化的關鍵工具。例如 Meteor Lake 處理器，底層是支援電源與 I/O 的 base die，上層則是多顆邏輯 chiplet，再透過 EMIB 實現橫向互聯。這是一種以封裝支持垂直整合的方式，強調控制力與一致性。
反觀 TSMC 的出發點不同。SoIC 並不是為了服務自家產品，而是為客戶建構出一個開放平台。這個平台允許來自不同公司、不同製程、不同功能的晶粒透過 SoIC 技術垂直堆疊，再與 CoWoS、InFO 等 2.5D 模組結合，形成所謂的3DFabric整合系統。
更關鍵的是，TSMC 能把 SoIC 落地，不只是因為技術能力，而是因為他們在地供應鏈的深度整合。這就是所謂的 flywheel 策略：客戶提出需求後，TSMC 即可定義技術規格，再由化學品、機台、材料等本地供應商共同參與優化，形成一種正向回饋的技術與商業迴圈。這也是為什麼 SoIC 看起來像是組裝服務，但本質卻是封裝生態的策展與主導。
Intel 堅守垂直整合：由自己決定封裝結構，控制元件與流程的一致性。TSMC 則選擇的是開放式平台：鼓勵設計公司來定義組合，讓供應鏈成為共同參與者。誰對誰錯？或許可以這樣問
當未來的運算平台走向 chiplet 化與異質整合，
是單點最佳化的團隊更快？ 還是開放共創的平台更穩？
