這篇是延續臺積電CoWoS-L封裝技術：AI晶片供電整合的革命性突破
CoWoS-L 應該在幾年前規劃階段起就把“供電系統必須包進封裝”視為核心設計條件．
當業界其他同業都還在探索背面供電、電壓堆疊、GaN 高频直變等路線，但都還在「可行性」或早期產品階段；已經跑在雲端 AI 機房裡的是 CoWoS-L 這種「供電系統包進封裝內」的做法。現在看起來 2025 NA Symposium 那張投影片不是技術藍圖，而是技術揭露🤣
B200 的「封裝大小 + kW 功耗 + 千安電流」三者環環相扣。只有把供電、散熱、互連在同一塊 CoWoS-L 內部協同設計，才撐得住未來 AI 訓練晶片對算力線性放大的需求。
現在看來，CoWoS-L 核心目標其實有三條並列：
🍀做更大的載板──要塞下「邏輯 2 die + ≥8 顆 HBM」的 3 k mm² 級互連區。
🍀撐住千安級電流──當功耗破 kW 時，外部線路 IR-Drop/L di/dt 失控，只能把最後一級電源搬到封裝內（把線長壓在mm這量級）。
🍀千瓦級別的散熱
所以 CoWoS-L 的 power-delivery 整合 和 Large-area RDL interposer 是同步立項 的：
大面積載板 ↔ 高功耗 ↔ 高電流↔散熱 → 必須在 CoWoS-L 封裝內一起解決。
之前 B200 量產延誤，以及出了一個降規版而且用 CoWoS-S 封裝的 B200A，應該問題都是出在 CoWoS-L 初期封裝良率、HBM3E 產能都還在 ramp 等．
CoWoS-L 無論材料、製程步驟還是測試 flow，都比前一代複雜很多；即便裡面用的 GPU 是 4 nm 製程成熟穩定，但 CoWoS-L 封裝良率跟產能都需要更多時間.
下面附圖是跟 ChatGPT 討論的過程．
同樣方法換成 208 B 晶體的 B200
（α 類似，時脈接近、電壓略降）、動態功耗逼近 1 kW；加上同級配件後，總 TDP 升到 1.2 kW。這與公開數字一致。
只要 AI 計算需求持續爆炸，封裝內部千瓦級設計就會是可預期的常態。
功耗破 kW 時，外部線路 IR-Drop/L di/dt 失控的說明．
總之看不懂也沒關係，只要知道電流很大時候，銅箔線路上面的線阻也會造成很大壓降．
因為銅箔線路上面的線阻跟線長是正相關，所以降低線長到 mm量級，也就是把最後一級塞到封裝裡面幾乎是唯一解．
所有替代方案一旦走到「>0.7 V × kA」就同樣要面對線長、瞬態電流、面積、效率.
目前真正量產且能同時顧到四件事的，只有封裝內 PMIC + nH 電感 + µF 深溝槽電容（TSMC CoWoS-L、Intel 正研發的 EMIB-FIVR-die 亦同概念）。
過去靠「板上 VRM + 粗銅平面」的方案，在電流 < 300 A 時運行良好；踏進 kA 區間後，板／基板線阻和電感成災。
除了把 PMIC / 電感 / 電容搬進 2.5 D 封裝，目前還沒有一項已量產、能同時解掉 IR-drop、L di/dt 和體積的技術。
換句話說，不是理論上「非做不可」，而是要在 2025 就出貨的 kW 級 AI 晶片，現階段只有這條路可穩定量產。
重點一：1000 A 是封裝內電流──在 0.8 V 這一層。
重點二：板端看到的電流不到 100 A，因為還在 10–12 V 節點。重點三：PMIC 收到的電壓 4–6 V，讓降壓比保持在 6–8×；頻率一拉高，2–5 nH 螺旋電感就能搞定。
封裝內的 PMIC Die 只要 20–40 mm² 跟多相並聯；單相 40A 併 25 相就是 1000 A。封裝內電感 2–5 nH，可把開關頻率拉到 15–30 MHz，讓每相電感變得極小，整體功率密度大幅提升。
最後透過RDL 粗銅平面，數十微米寬的 Cu bar 直接把 0.8 V/1 kA 電流分配至兩顆 compute die 與 HBM 堆疊，降低線損與熱點。
結論：
以上這些也是ChatGPT整理出來的，理論上這樣作法似乎蠻合理的，實際上的作法可能會有出入.
希望之後台積電釋出更多的文件可以去確認．
這個圖是ChatGPT整理出來的，封裝內電源元件那一欄沒有出處，ChatGPT的意思似乎是不這麼做就做不到－那應該就是這樣吧！
