台積電在北美的 2025 技術研討會同時強調製程技術與封裝技術，強調其在創新中的重要性；研討會介紹了台積電的3DFabric®技術組合，其中包括CoWoS和InFO等各種整合選項，擴展了超越傳統方法的功能。
其中最讓人感到好奇的，是用在 Nvidia B200 的 CoWoS-L 先進封裝，是怎麼透過把供電整合到封裝內來實現千瓦功耗跟千安培電流供應，是用了哪些技術呢？
CoWoS-L 裡面 PMIC + On-Wafer Inductor + eDTC
CoWoS-L 用「大面積 RDL Interposer + 局部矽島(LSI)」混合方式，☘️LSI 提供邏輯晶片所需的超密 I/O
☘️RDL Interposer 負責大電流、長距離訊號
☘️PMIC + Inductor + eDTC 把 千瓦級 電源直接塞在封裝內
真正的 On-Wafer Inductor 與 eDTC 深溝槽電容都加工在那些矽島(Local Silicon Interconnect (LSI) )裡面，再與 RDL 層一起重組成超大 RI interposer，似乎是既能維持成本不要太高，又能夠有高功率 AI 晶片必需的封裝內供電網路。
🏆 其中 CoWoS-L 裡面 PMIC + On-Wafer Inductor
PMIC本身用16nm FinFET製程意味著高效能、高密度； PMIC不必透過很長的Wire Bond或Flip Chip trace，優點是縮短路徑降低延遲和損耗。
16 nm FinFET，支援多相 Buck，峰值電流 > 1000 A。
On-Wafer Inductor 看起來是在矽島上以厚銅 BEOL 捲繞或覆磁性薄膜等特殊製程做成超薄、低寄生的電感，超薄設計代表非常低電感量，適合高頻、快切換、超快速瞬態響應。
2–5 nH 超薄螺旋，佈在 PMIC 周圍； TSV 直連，減少磁損與寄生。
小結：為了KW級 AI晶片而重新定義的『封裝→晶片間供電整合 』.
🏆 eDTC/DTC超高密度電容的突破
這也是在矽島那塊深蝕溝槽、氧化/填金屬，再與銅層串接，形成電容密度1100 ~ 2500 nF/mm²，先進封裝裡面可以塞這麼大電容其實蠻誇張的．
功能：
☘️減緩電壓瞬降（voltage droop）
☘️線路短減少電源回路震盪（power noise）
☘️支撐AI晶片突發大電流的需求（burst current）
eDTC (embedded Deep Trench Capacitor)或DTC技術，從封裝內提供非常接近 AI 晶片的大電容，部份電容陣列「嵌在 interposer」、部份可做成小 cap-die 疊在上層，對於瞬間高功率的 AI 推理或訓練時不用擔心壓降。
CoWoS-L 裡面 PMIC + On-Wafer Inductor + eDTC 等這些是針對 ≥ 1 kW AI 晶片做試產驗證
結論：
目前為止，TSMC 是最早開始在先進封裝內整合「PMIC + Inductor + eDTC」；這部分想更詳細知道怎麼做的可以看下一篇 CoWoS-L封裝技術：解鎖AI晶片千瓦級功耗的關鍵
未來 AI 硬體供應鏈，絕大多數利潤將由少數掌握「設計＋製造＋系統整合能力」的大公司瓜分；像是 Nvidia 就掌握了從AI 晶片到 AI 伺服器整機跟上層包含 CUDA 的整個 ecosystem，而台積電則是往「先進製程＋IP＋先進封裝系統平台＋封裝內供電」的向後端整合．
