🧩 主動/被動元件（R/C/L）× 寄生效應 × 平面電容結構 × 互連 RC 延遲 × PN 二極體 × BJT × MOSFET × CMOS × DRAM × 半/全加法器
🎯 0) 本週要建立的「Device Technology 工程直覺」
在 IC 製程裡，元件不是抽象符號，而是由 **摻雜（doping）、薄膜（thin films）、介電層（dielectrics）、金屬互連（interconnect metals）、幾何尺寸（L/W/t）**堆疊而成。
因此性能常被以下因素主導：
- 🧲 寄生效應（Parasitics）：C_par、R_series、L_par、漏電、接觸電阻
- 🧱 平面結構（Planar structures）：電容/接面/電晶體由版圖與層結構決定
- 🧵 互連（Interconnect）：訊號延遲與功耗很大比例來自 RC（並伴隨串擾）
🧱 1) 主動元件 vs 被動元件
🔹 1.1 被動元件（Passive）
被動元件不提供功率增益，只會 耗能或儲能：- 🟫 電阻 R：耗能（熱）
- 🟦 電容 C：儲存電場能
- 🟪 電感 L：儲存磁場能（在 planar IC 內通常昂貴且不理想）
能量公式（功耗/可靠度直覺）：
- ⚡ E_C = 1/2·C·V²
- 🧲 E_L = 1/2·L·I²
🔸 1.2 主動元件（Active）
- 🔺 PN junction diode：整流、保護、ESD、光電
- 🔻 BJT：電流控制電流，類比高 g_m
- 🟩 MOSFET：電壓控制電流，數位主力；寄生 C 很關鍵
🟫 2) 電阻（Resistor）在 IC 裡怎麼做
🧪 2.1 常見電阻來源
- 🧱 擴散電阻（diffused resistor）：由摻雜擴散區形成，偏壓/溫度依賴大
- 🧾 多晶矽電阻（poly resistor）：較可控，精密類比常用
- 🧵 金屬互連電阻（metal）：互連本身就是電阻，也是 RC delay 主因
📐 2.2 基本公式
- R = ρ·L/A
- 片電阻：R = R_s·(L/W)
✅ 製程直覺：線越長越細越薄 → R 變大（速度變慢）
🟦 3) 電容（Capacitor）與寄生電容（Parasitic Capacitance）
🧠 3.1 理想平行板電容
- C = ε·A/d
- ε = ε_r·ε₀
但 IC 中多數不是理想平行板：
- fringing field（邊緣電場）
- 導體間耦合（coupling）
- 底板效應（對基板）
→ 共同形成 C_par
🕸️ 3.2 寄生電容三大類（必背）
① 🧱 對基板：C_to_sub → 造成對地充放電 → 延遲/功耗增加
② 🔁 對鄰線：C_couple → 串擾、延遲與切換方向相關
③ 🔺 接面電容：C_j（PN junction）
接面電容重點：
- C_j = ε·A/W_d
- 反向偏壓↑ → W_d ↑ → C_j ↓
- 近似：C_j(V_R) = C_j0 / (1 + V_R/Φ₀)ᵐ
🧱 4) 平面製程中的電容結構（PLANAR capacitor structures）
🟩 4.1 MOS Capacitor（MOSCAP）
文字結構描述：
- 上電極：金屬或多晶矽 Gate
- 介電層：SiO₂（厚度 t_ox）
- 下電極：矽基板（substrate）
- 其等效電容主要由氧化層決定
公式：
- C_ox = ε_ox·A/t_ox
⚠ 特性：MOSCAP 的 C 會隨偏壓進入累積/耗盡/反轉而改變，不一定線性。
🔺 4.2 Junction Capacitor（接面電容）
文字描述：
- 由 PN 接面在反向偏壓下的耗盡區形成
✅ 製程容易 ⚠ 非線性、漏電/溫度依賴較強
🟦 4.3 MIM Capacitor（Metal–Insulator–Metal）
文字描述：
- 兩層金屬中間夾一層介電材料
✅ 線性與匹配性佳（類比/RF 常用） ⚠ 成本/步驟較高（取決於製程平台）
🧵 5) 互連 RC 延遲（RC DELAY OF INTERCONNECT）
🟫 5.1 互連電阻
- R = ρ·L/A
先進節點線更窄更薄 → A ↓ → R ↑ 表面/晶界散射 → 等效電阻率上升（使 R 更糟）
🟦 5.2 互連電容
- C_total ≈ C_to_sub + C_couple + C_fringe
⏱️ 5.3 Lumped RC 延遲
- τ = R·C
- 充電：V_out(t) = V_DD·(1 − e^(−t/τ))
- 放電：V_out(t) = V₀·e^(−t/τ)
📏 5.4 分佈式 RC 線（延遲 ∝ L²）
- t_pd ≈ (R'·C'·L²)/2
✅ 線長加倍 → 延遲約 4 倍
🔺 6) PN 接面二極體（structure + I–V）
🧱 6.1 結構與耗盡區（文字描述）
- P 區與 N 區接觸後形成耗盡區（depletion region）
- 耗盡區內存在內建電場，阻止載子繼續擴散
- 耗盡區寬度 W_d 會隨偏壓改變（反向偏壓增大 → W_d 變寬）
內建電位：
- V_bi = V_T·ln(N_A·N_D/n_i²)
- V_T = kT/q（300 K 約 25.9 mV）
📈 6.2 Shockley I–V
- I_D = I_S·(e^(V_D/(n·V_T)) − 1)
- r_d = n·V_T/I_D（I_D 越大 → r_d 越小）
🧬 7) BJT（NPN）結構與方程
🧱 7.1 結構（文字描述）
- Emitter（N+）重摻雜：提高注入效率
- Base（P）很薄：降低復合、讓載子穿越
- Collector（N）承壓較高：負責收集載子
📐 7.2 放大區常用方程
- I_C ≈ I_S·e^(V_BE/V_T)
- I_B ≈ I_C/β
- I_E = I_C + I_B
- g_m = I_C/V_T
- r_π = β/g_m = β·V_T/I_C
✅ β 來源直覺：高注入效率 + 薄基區低復合
⚠ β 會隨電流/溫度/製程漂移 → 偏壓設計不應依賴 β 精準值
🔧 8) NPN 偏壓：分壓式 + 發射極退化（穩 Q-point）
文字描述（不畫圖）：
- 用 R1、R2 把基極電壓 V_B 固定在某個目標值
- 接上 RE 形成負回授：
I_C ↑ → I_E ↑ → V_E = I_E·R_E ↑ → V_BE = V_B − V_E ↓ → I_C 被拉回 → 使 Q-point 對 β 與溫度更不敏感
設計近似（β 大時）：
- V_B ≈ VCC·R2/(R1+R2)
- V_E ≈ V_B − V_BE（先估 V_BE ≈ 0.7 V）
- I_E ≈ V_E/R_E
- I_C ≈ I_E
- V_C = VCC − I_C·R_C（常把 V_C 估在約 VCC/2 以利擺幅）
🟩 9) MOSFET 主軸：結構、I–V、NMOS vs PMOS 實務
🧱 9.1 結構（文字描述）
- Gate 與 channel 之間隔著 SiO₂（或高 k 介電層）
- V_GS 超過 V_TH 後在表面形成反轉層（channel），導通 S→D
- MOSFET 的 gate 等效為很大的電容網路（C_gs、C_gd…）→ 速度與功耗核心來源
⚙️ 9.2 MOSFET I–V（工程最小版）
- 線性區：I_D ≈ μ·C_ox·(W/L)·[(V_GS−V_TH)·V_DS − V_DS²/2]
- 飽和區：I_D ≈ 1/2·μ·C_ox·(W/L)·(V_GS−V_TH)²·(1+λV_DS)
🧨 9.3 NMOS vs PMOS 常見實務問題
- 🟢 速度：μ_n > μ_p → NMOS 通常更快；PMOS 常做更寬（W_p ≈ 2～3·W_n）
- 🔴 Body effect：V_TH = V_TH0 + γ·(√(2Φ_F + V_SB) − √(2Φ_F))
- ⚡ Pass transistor：NMOS 傳 1 掉 V_TH、PMOS 傳 0 掉 |V_TH| → 用 Transmission Gate
- 🕸️ 寄生電容：C_gs、C_gd、C_db；Miller：C_Miller ≈ C_gd·(1+|A_v|)
- 🔥 漏電/短通道：DIBL、subthreshold、gate leakage、HCI/BTI
🟩 10) CMOS：inverter、功耗、製程與大坑
🔧 10.1 CMOS inverter（文字描述）
- 由 PMOS（上拉）與 NMOS（下拉）互補構成
- Vin 低 → PMOS 導通、NMOS 截止 → Vout ≈ VDD
- Vin 高 → PMOS 截止、NMOS 導通 → Vout ≈ 0
→ 理想下 DC 幾乎不耗電
⚡ 10.2 CMOS 功耗
- 動態：P_dyn ≈ α·C_L·V_DD²·f
- 短路：輸入邊緣慢 → PMOS/NMOS 短暫同時導通 → I_sc ↑
- 漏電：subthreshold、DIBL、gate leakage（先進節點痛點）
🧪 10.3 N-well / P-well（文字描述）
- NMOS 放在 P-substrate 或 P-well
- PMOS 放在 N-well
→ 需要 well 工程與隔離，並引出 latch-up 風險
⚠️ 10.4 CMOS 大坑
- Latch-up（寄生 SCR）
- Body effect、電壓掉落（pass gate/level shift）
- 串擾 + 互連 RC → timing fail / glitch
- PVT 變異 → corners/STA/Monte Carlo
🧠 11) DRAM（Dynamic RAM）詳細 NOTE（把前面觀念落地）
🎯 11.1 DRAM 本質：用電容電荷記 0/1
- Q = C_cell·V
- ΔQ = C_cell·ΔV
✅ C_cell 越小 → 更容易被漏電消耗 → retention 變差 → refresh 更頻繁
🧩 11.2 1T1C cell（文字描述）
- 一顆 access NMOS（由 WL 控制）串接到 storage node
- storage node 連到儲存電容 C_cell
- BL 連到 sense amplifier（讀/寫都靠 BL）
🔌 11.3 讀取為何要 sense amp（ΔV 很小且讀取破壞性）
- BL 具有很大的寄生電容 C_BL（長金屬線 + 多接點 + coupling）
- charge sharing：
- ΔV_BL ≈ (C_cell/(C_cell + C_BL))·(V_cell − V_pre) ✅ 因 C_BL ≫ C_cell → ΔV_BL 很小 → 必須用高增益 sense amp 放大
- 讀取會擾動 cell → 必須 restore（寫回）
⚙️ 11.4 時序（文字描述）
- Precharge：先把 BL 與 /BL 預充到 VDD/2
- Activate：WL 拉高，cell 與 BL 連通產生 ±ΔV
- Sense：交叉耦合 latch 把微小差異放大到全幅
- Restore：把 cell 恢復成正確電荷
🔁 11.5 Refresh 與 retention
- 漏電來源：接面漏電、次臨界漏電、穿隧/介電層漏電
- retention 估算：t_ret ≈ (C_cell·ΔV_max)/I_leak
✅ 溫度↑ → I_leak ↑ → t_ret ↓ → refresh ↑ → 功耗 ↑
➕ 12) 半加法器與全加法器（CMOS 運算核心）
🧩 12.1 半加法器 Half Adder（HA）
- S = A ⊕ B
- C = A·B
真值表：
- A B = 00 → S C = 00
- A B = 01 → S C = 10
- A B = 10 → S C = 10
- A B = 11 → S C = 01
🧩 12.2 全加法器 Full Adder（FA）
- S = A ⊕ B ⊕ C_in
- C_out = A·B + C_in·(A ⊕ B)
（等價：C_out = A·B + A·C_in + B·C_in）
真值表（8 組）：
- 000 → S=0 Cout=0
- 001 → S=1 Cout=0
- 010 → S=1 Cout=0
- 011 → S=0 Cout=1
- 100 → S=1 Cout=0
- 101 → S=0 Cout=1
- 110 → S=0 Cout=1
- 111 → S=1 Cout=1
工程直覺：XOR 常是 critical path；位數越多，進位鏈設計（ripple vs CLA/CSLA）決定速度與面積功耗。
✅ 13) 本篇重點速記（考點化）
- 🧲 寄生 C（對地/對鄰線/接面）主導速度、串擾、功耗
- 🧱 平面電容：MOSCAP（偏壓相依）、接面（非線性）、MIM（線性佳）
- 🧵 互連延遲：t_pd ≈ (R'·C'·L²)/2，線長最致命
- 🔺 PN：I_D = I_S·(e^(V_D/(nV_T)) − 1)，反向偏壓使 C_j ↓
- 🧬 BJT：g_m = I_C/V_T；β 會漂移，偏壓靠 RE 穩 Q-point
- 🟩 MOS/CMOS：P_dyn ≈ α·C·VDD²·f；漏電/短通道/寄生 C 是先進節點痛點
- 🧠 DRAM：1T1C、ΔV_BL 小靠 sense amp、讀取破壞性需 restore、漏電決定 refresh
- ➕ 加法器：HA/FA 是 CMOS 運算核心，XOR 常是關鍵延遲路徑
