一句話主題定位
這一週的核心不是「背很多步驟名稱」，而是理解：一顆平面 FET 並不是一次做出來的，而是靠隔離、閘極、摻雜、熱處理、接觸與互連等一連串製程，逐步把電性需求轉成實體結構。
0) 本週在整個製程流程中的位置
前幾週學的是材料、污染、氣體控制，這一週開始真正進入：
怎麼把一片矽，做成可工作的電晶體。材料/晶圓基礎 ↓Wafer Preparation ↓Chemicals & Contamination ↓Gas Controls ↓Planar FET Process Flow ← 本週主角：把製程步驟串成一顆電晶體 ↓Oxidation / Deposition / Lithography / Etch / Implant（後面各章再逐步拆開） ↓CMP / Metallization / Test
重點直覺
你在前面幾週學到的每一件事，到了這一章都會開始「落地」：
- 為什麼要乾淨？因為 gate oxide 很怕污染
- 為什麼要穩定送氣？因為 oxidation / deposition / etch 都靠它
- 為什麼要會看 process flow？因為元件不是單一步驟做出來的
所以這一章本質上是在學：
「如何把 FET 的電性目標，拆成一連串可執行的製程步驟。」
1) 本週真正要帶走的 6 件事
1. FET 製程的本質是「結構塑形 + 摻雜控制」
做 transistor，不只是把材料堆上去，而是同時在做兩件事：
- 做出幾何結構
- 控制不同區域的電性
例如：
- 哪裡要隔離
- 哪裡要形成 gate
- 哪裡要做 source/drain
- 哪裡要導通
- 哪裡要阻止漏電
2. 每一步製程都在服務最終電性
平面 FET 的流程雖然很多，但不是亂做，而是每一步都對應某些電性目標，例如：
- Gate oxide → 控制閘極控制能力、漏電
- Channel doping → 影響 Vt
- Source/Drain implant → 影響導通電流與 series resistance
- Anneal → 活化摻雜、修復損傷
- Isolation → 降低元件間 leakage
一句話：
Process flow 的每一步，最後都會反映在 Vt、Id、Leakage、可靠度。
3. Planar FET 的關鍵是「橫向通道」
所謂 planar FET，就是通道形成在晶片表面附近，電流沿表面橫向流動。
與後來 FinFET 的差別直覺
- Planar：通道平躺在表面
- FinFET：通道做成立體 fin，gate 從更多側面包覆
所以學 planar FET，其實是在學最經典、最基礎的 MOSFET 製程語言。
4. 光刻、蝕刻、沉積、氧化、佈植會在這裡第一次完整串起來
這章不是把所有製程細節學完，而是先看到它們如何合作：
- 光刻：定義位置
- 蝕刻：移除不要的部分
- 氧化/沉積：長出或堆出需要的層
- 離子佈植：改變摻雜
- 熱處理：修復與活化
5. Process integration 比單一步驟更重要
一個步驟做好，不代表整體元件就會好。
因為真正難的是：
- 前後步驟能不能接起來
- 前一步會不會傷到後一步
- 熱 budget 會不會破壞既有 profile
- overlay 對不對
- 污染與缺陷是否累積
6. 平面 FET 流程的核心目標是四件事
最後你要記得，做完整條流程是在追四個大目標：
- 通道可被 gate 控制
- Source/Drain 能低阻導通
- 元件彼此隔離，不互相漏
- 結構能被可靠接觸與互連
2) 先把 Planar FET 的大架構背起來
平面 MOSFET 的流程，可以先粗分成這幾段：
Planar FET Process Flow├─ Starting Substrate 起始基板├─ Isolation 元件隔離├─ Well / Channel Adjust 井區與通道調整├─ Gate Stack Formation 閘極堆疊形成├─ Source / Drain Formation源極/汲極形成├─ Anneal / Activation 熱處理與活化├─ Contact Formation 接觸形成└─ Interconnect 金屬互連
一句話理解
FET 流程不是單一技術，而是把不同製程模組整合成一顆可操作的電晶體。
3) 從元件角度先看：一顆平面 MOSFET 需要哪些部分？
先不要急著背流程，先看元件本身要有哪些區域：
Gate
│
┌───┴───┐
│ Oxide │
────┴──────┴──── 表面
S Channel D
源極 通道 汲極
下方：substrate / well
旁邊：isolation
上方：contact / metal（後續接線）
基本元件需求
- 要有 substrate / well 作為本體
- 要有 isolation 把元件彼此分開
- 要有 gate oxide 與 gate electrode
- 要有 source / drain 區
- 要有 contact 把電流接出去
- 要有 metal line 把元件連成電路
4) 典型 Planar FET 製程流程總覽
下面先背一條主線，之後再逐段理解：
起始晶圓
↓
Well formation（形成井區）
↓
Isolation（STI / LOCOS 等隔離）
↓
Gate oxide formation
↓
Gate electrode deposition
↓
Gate patterning
↓
LDD / extension implant
↓
Spacer formation
↓
Source / Drain implant
↓
Anneal / activation
↓
Silicide（有些流程會有）
↓
Interlayer dielectric
↓
Contact hole
↓
Metal interconnect
一句話
先定義元件區域，再做 gate，再做 source/drain，最後把它接起來。
5) 各步驟在做什麼？
5.1 Starting Substrate（起始基板）
一開始通常是一片矽晶圓，可能是：
- p-type substrate
- n-type substrate
- 或後續要形成 well 結構
這一步的重要性
基板不是背景板，它會影響：
- 元件類型
- body effect
- latch-up 風險
- leakage 路徑
- 摻雜基準
5.2 Well Formation（井區形成）
在 CMOS 中，通常要做：
- n-well
- p-well
- 或 twin-well
目的
讓不同型態的元件能做在同一片晶圓上：
- PMOS 需要 n-well
- NMOS 通常在 p-type 區域
重點
Well implant 影響：
- body doping
- threshold voltage
- junction depth
- latch-up behavior
一句話
Well 是整顆 transistor 的電性背景設定。
5.3 Isolation（隔離）
元件不能彼此直接連通，所以一定要先做隔離。
常見隔離方式
- LOCOS（較早期）
- STI（Shallow Trench Isolation，現代主流）
目的
- 防止相鄰元件漏電
- 定義 active region
- 避免寄生導通路徑
重點直覺
沒有 isolation，就算 gate 和 source/drain 做得再漂亮，元件也可能互相串在一起。
5.4 Gate Oxide Formation（閘極氧化層形成）
這是 MOSFET 最核心的一層之一。
功能
gate 要透過電場控制 channel，
但又不能和矽直接短路，所以中間要有一層超薄絕緣層。
Gate oxide 影響什麼？
- gate control ability
- threshold behavior
- leakage current
- reliability
- breakdown strength
重點直覺
Gate oxide 很薄，但它幾乎決定 MOSFET 的靈魂。
5.5 Gate Electrode Deposition（閘極材料沉積）
在 oxide 上方形成 gate electrode，常見如：
- poly-Si（傳統）
- metal gate（先進節點）
作用
- 作為閘極控制電極
- 搭配 gate oxide 形成 gate stack
5.6 Gate Patterning（閘極圖形定義）
用 lithography + etch 把 gate 線條定義出來。
為什麼超重要？
因為 gate 長度會直接影響：
- channel length
- drive current
- short-channel effect
- switching speed
一句話
Gate patterning 是把「設計尺寸」真正落到晶片上的關鍵。
5.7 LDD / Extension Implant
在 source/drain 主植入之前，先做較淺、較輕的延伸區摻雜。
目的
- 降低高電場集中
- 改善 hot carrier effect
- 平衡導通與可靠度
直覺
不是直接把 source/drain 做很重就好，
還要考慮 junction 與電場分佈。
5.8 Spacer Formation（側牆形成）
在 gate 側邊形成 spacer。
作用
- 幫助 source/drain implant 與 gate 保持適當距離
- 定義後續重摻雜位置
- 協助形成 self-aligned 結構
關鍵
Spacer 是 source/drain profile 能不能做漂亮的關鍵配角。
5.9 Source / Drain Implant（源極/汲極佈植）
將高濃度摻雜打入 source / drain 區域。
目的
- 降低 source/drain 電阻
- 建立導電區
- 提供 carrier injection / collection
會影響
- drive current
- series resistance
- junction leakage
- short-channel behavior
5.10 Anneal / Activation（退火 / 活化）
implant 後不能直接結束，因為：
- 離子打進去時會造成晶格損傷
- 摻雜原子不一定都在正確晶格位置
退火的作用
- 修復晶格損傷
- 活化摻雜原子
- 重新分佈 dopant profile
重點
Anneal 是一個很關鍵的 integration 步驟，因為：
- 太弱 → 活化不足
- 太強 → profile 擴散過頭
5.11 Silicide（有些流程會做）
在 gate、source、drain 上形成低電阻 silicide。
目的
- 降低接觸電阻
- 提高速度
- 減少 RC delay
一句話
Silicide 是為了讓 transistor 不只做得出來，還要導得快。
5.12 Interlayer Dielectric（層間介電層）
在元件上方覆蓋絕緣層，準備後續開 contact。
作用
- 絕緣
- 保護結構
- 讓後續金屬互連能分層進行
5.13 Contact Formation（接觸孔形成）
在 dielectric 上開孔，讓金屬能接到：
- source
- drain
- gate
若這步不好會怎樣？
- 接觸電阻過高
- 開路
- 對位錯誤
- 漏電短路
5.14 Metallization（互連）
最後把 transistor 接成真正的電路。
一句話
元件本身只是單顆開關，
金屬互連才把它變成可運算的系統。
6) Planar FET 流程最重要的三個設計邏輯
6.1 Self-aligned 的概念
很多現代 MOSFET 流程都強調 gate 為對準基準，
讓 source/drain 與 gate 自對準。
好處
- 對位更準
- 降低 overlap 誤差
- 縮小寄生電容
- 提升尺寸控制能力
6.2 Thermal Budget 的概念
不是每一步都能隨便加熱，因為高溫會讓摻雜分佈改變。
所以要思考
- 哪一步先做
- 哪一步後做
- 哪些層耐不耐熱
- 退火強度如何控制
一句話
流程順序常常不是因為方便，而是因為熱預算限制。
6.3 Process Integration 的概念
單步看都合理，不代表整體合理。
真正難的是把這些步驟串成一個可量產的 sequence。
要考慮：
- overlay
- stress
- contamination
- defect accumulation
- dopant diffusion
- etch damage
- film compatibility
7) Planar FET 製程如何影響電性？
這章最重要的一點，就是你要學會從製程回推電性。
7.1 Gate oxide / channel doping → Vt
oxide 厚度、界面品質、通道摻雜
↓
gate 控制能力改變
↓
threshold voltage（Vt）改變
直覺
oxide 太厚 → gate 控制變弱
channel doping 改變 → Vt 改變
界面差 → 元件不穩
7.2 Source/Drain profile → Id 與 Rs/Rd
source/drain 摻雜濃度與形貌
↓
series resistance 改變
↓
drive current（Id）改變
7.3 Isolation / junction quality → Leakage
隔離不良 / 接面品質差
↓
寄生導通或 junction leakage 增加
↓
off-state leakage 上升
一句話
Leakage 往往不是單一地方壞，而是結構與接面整體控制不夠好。
7.4 Gate length / overlap → Speed 與 short-channel effect
gate 長度縮小
↓
速度提升潛力增加
↓
但短通道效應、漏電、控制難度也上升
8) 本週最重要的工程語言
這一週你要會的，不只是元件名詞，而是下面這些 integration 常用字：
- Active region
- Isolation
- Well formation
- Gate stack
- Gate oxide
- Poly gate
- Source / Drain
- LDD
- Spacer
- Self-aligned
- Anneal / activation
- Junction depth
- Contact resistance
- Threshold voltage
- Drive current
- Leakage
- Process integration
- Thermal budget
這些字就是後面 Oxidation、Lithography、Implant、CMP 各章的共同語言。
9) W6 核心流程圖
Planar FET Process Flow 主線
起始晶圓
↓
Well formation
↓
Isolation（定義 active 區）
↓
Gate oxide
↓
Gate electrode deposition
↓
Gate patterning
↓
LDD implant
↓
Spacer formation
↓
Source / Drain implant
↓
Anneal / activation
↓
Silicide（可選）
↓
Interlayer dielectric
↓
Contact hole
↓
Metal interconnect
↓
形成可工作的 planar MOSFET
10) 你要這樣理解這一章
這章表面上像是在背流程，其實它真正回答的是：
為什麼一顆 MOSFET 的 Vt、Id、Leakage、Speed，不是「設計圖決定就好」，而是深深綁在製程流程上？
答案就是：
- gate oxide 決定控制能力
- channel / well doping 決定 Vt 背景
- source/drain 決定導通能力
- isolation 決定是否互漏
- anneal 決定摻雜是否真正生效
- contact / silicide 決定電阻與速度
所以你可以把這章當成：
「從單一製程章節，正式走向元件整合工程的起點」。
11) 常見考點整理
考點 1
Planar FET process flow 的核心目的是什麼？
透過隔離、gate formation、source/drain formation、熱處理與互連等步驟，形成可被控制、可導通、可隔離的電晶體結構。
考點 2
為什麼 isolation 很重要？
因為 isolation 用來分隔相鄰元件，防止寄生導通與 leakage，並定義 active region。
考點 3
Gate oxide 的角色是什麼？
它讓 gate 能以電場控制通道，同時避免 gate 與矽直接導通，是 MOSFET 的核心絕緣層。
考點 4
Source / Drain implant 的主要目的是什麼？
形成高摻雜導電區，降低串聯電阻並提供載子注入與收集路徑。
考點 5
Anneal 為什麼必要？
因為 implant 會造成晶格損傷，且摻雜原子需經退火活化與重新分佈，才能真正形成預期電性。
考點 6
Spacer 的功能是什麼？
Spacer 用來定義 source/drain implant 與 gate 的相對位置，幫助形成 self-aligned 結構與控制電場分佈。
考點 7
為什麼說 process integration 比單一步驟更重要？
因為最終元件性能取決於整條流程如何協同，而不是某一步單獨做得好不好。
12) 最容易混淆的地方
12.1 做出 gate，不等於 transistor 就完成
還需要：
- isolation
- source/drain
- anneal
- contact
- interconnect
12.2 摻雜不是打進去就結束
implant 後還要活化、修復、控制擴散，不然 profile 可能不對。
12.3 電性不是只由 circuit design 決定
Vt、Id、Leakage 很大程度都來自製程細節。
12.4 製程順序不是隨便排
前後步驟常受 thermal budget、對位、材料相容性限制。
13) 用 3 個問題讀懂 W6
問題 1：這章在大流程哪裡？
它是前段製程 FEOL 的總覽入口，把不同單元製程第一次整合成一顆可工作的 planar transistor。
問題 2：這章最重要的控制對象是什麼？
Active region、well、gate stack、source/drain profile、junction、contact 與整體 integration。
問題 3：這章最常見的風險是什麼？
對位誤差、隔離不良、gate oxide 品質差、implant profile 不準、退火失控、接觸電阻過高與 leakage 上升。
14) 考前速記版（5～10條必背）
- Planar FET process flow 是把矽晶圓逐步做成電晶體的整合流程。
- 流程核心包括 well、isolation、gate、source/drain、anneal、contact、metal。
- Isolation 用來定義 active region 並防止元件彼此漏電。
- Gate oxide 是 MOSFET 最核心的絕緣控制層。
- Gate patterning 直接決定 channel length 與尺寸控制。
- LDD 與 spacer 用來改善高電場問題並形成 self-aligned 結構。
- Source/drain implant 影響導通能力與串聯電阻。
- Anneal 用來活化摻雜並修復 implant 損傷。
- 製程每一步最後都會反映在 Vt、Id、Leakage 與可靠度上。
- 這章真正重點是 process integration，不是死背單一步驟名稱。
15) 本週一句總結
W6 的真正核心不是把平面 FET 流程背成口訣，而是建立一個工程直覺：一顆電晶體的電性表現，從來不是某一步單獨決定，而是整條製程整合後的總和結果。
